～ HDLの基礎とVHDL文法のポイント、コンカレント(並列)とシーケンシャル(逐次)記述、階層設計とインスタンス・トポロジー記述、優れた回路設計の実践ポイント ～
・VHDLを用いて個別のデバイスに最適な回路を設計する技術を体系的に修得し、高速かつ低消費電力で安定して動作する回路を実装するための講座
・Verilogやソフトウェア言語と比較対比をしながらVHDL記述の実装ノウハウを修得し、FPGAやASICの効果的な設計実務に活かすための実践セミナー！
・プログラム上には記載ありませんが、生成AI（ChatGPT）を用いた自動VHDL記述や実用化に必要な知識等についても一部解説をいたします（6/11追記）
※PCおよびシミュレータ環境は弊社で用意します
※当日の演習資料をお持ち帰りいただけますのでUSBメモリをご持参ください
優れた回路はコンパクトで高速で動作し、少電力で安定して動作します。しかしながらこのような回路の最適解は実装デバイスによって異なります。一方プロトタイプからのリターゲットでは、設計変更が発生しワークロードが増えます。よって優れた設計とは、設計時間を短縮し、ソースの汎用性を高く維持した上で個別デバイスに適した回路を設計することになります。この目的のためには、同期回路設計の技術、デバイスアーキテクチャの理解、開発システムの知識と大規模システムの階層設計手法が必要となります。レベルの高い内容も含まれますが本講座では、これらを体系的にわかりやすく解説します。
また、無償で使用できるMTIシミュレータと研修用WEBを使った実習により受講後もさらに自己研鑽で実力アップができるように配慮しています。またVerilogやソフトウェア言語との比較対比を行いながらVHDLの理解を深めます。VHDL言語体系の規模はかなり大がかりですが、VLSI仕様記述(シミュレーション用)から回路の合成に必要な記述を抽出し、RTLに最低限の演算記述を加えて整理すれば、習得は容易になります。(実習HDLソース／WEB関連資料を提供しますからUSBメモリをご用意ください。)
| 開催日時 |
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|---|---|
| 開催場所 | 日本テクノセンター研修室 |
| カテゴリー | PC実習付きセミナー、電気・機械・メカトロ・設備、ソフト・データ・画像・デザイン |
| 受講対象者 |
・これからFPGA／ASIC設計を始める方 ・大規模回路やチーム開発を統括される方 ・FPGAやLSIを含むソフト・ハードのシステム開発に関係する、もしくは今後関わる技術者の方 |
| 予備知識 |
・理工系専門学校以上の基礎学力があれば理解できます ・ディジタル回路の基礎知識、プログラミング系言語（できればHDL）のいずれかの知識(センス)があればより理解が深まります |
| 修得知識 |
・効果的な設計法とHDL記述を対比させながら解説しますので、設計のポイントが理解できます ・VHDLによるFPGA／ASICの合成可能な記述と回路性能を左右する記述 ・階層設計によるFPGA／ASICのプロトタイプ、IP、リターゲット設計法 ・設計ツール（シミュレータ、合成、配置配線等）の効果的な使い方 |
| プログラム |
１．HDLの基礎とVHDL文法のポイント （１）．高性能の回路とVHDL習得のポイント （２）．FPGA型アーキテクチャとASIC型への適合法 （３）．I/O制約とリターゲット、クリティカルパス （４）．同期回路、多層クロックインターフェースとRTL記述 （５）．VHDL文法の必須な文とハードウェアの関係
２．コンカレント(並列)とシーケンシャル(逐次)記述 （１）．オブジェクト・クラス （２）．Verilog HDLとの比較 （３）．プロセスと条件、制御文の使い方 （４）．テストベンチとシミュレーション
３．データ型と演算子 （１）．信号強度(ストレングス) （２）．ベクトル要素と連接 （３）．演算子とデータ型・一致と変換 （４）．条件・制御文
４．階層設計とインスタンス・トポロジー記述 （１）．バグの出にくいHDL設計法と検証環境の構築 （２）．トップダウン／ボトムアップ 設計と検証 （３）．モジュール化と階層インターフェース （４）．HDL階層化と詳細化、方式検証と詳細設計
５．優れた回路の設計法とそのポイント （１）．クロック・スキューとマルチサイクルパス （２）．フィルドコードとアンフィルドコード （３）．メタステーブルと対策 （４）．CDC(Clock Domain Crossing)設計 （５）．False Path
６．デバイスアーキテクチャと詳細設計への展開 （１）．FPGA/CPLD/ASICの特徴と比較 （２）．多入力関数(HDL右辺の変数)の回路化 （３）．詳細設計へのガイドライン |
| キーワード | HDL記述 VHDL Verilog シミュレーション 階層化記述法 設計検証 モジュール化 詳細設計 FPGA ASIC VLSI設計 低消費電力 バグ クロック・スキュー マルチサイクルパス フィルドコード CDC設計 デバイスアーキテクチャ CPLD |
| タグ | 精密機器・情報機器、ソフト管理、シミュレーション・解析、ソフト品質、デバイスドライバ、ハードウェア記述言語、モバイルコンピューティング、プリント基板、ロボット、回路設計、データ分析、機械要素、基板・LSI設計、GPU、最適化・応力解析、車載機器・部品、設計・製図・CAD、精密機器、電子機器、電子部品、電装品、熱設計、FPGA、LSI・半導体 |
| 受講料 |
一般 (1名)：56,100円(税込)
同時複数申込の場合(1名)：50,600円(税込) |
| 会場 |
日本テクノセンター研修室〒 163-0722 東京都新宿区西新宿２－７－１ 新宿第一生命ビルディング（２２階）- JR「新宿駅」西口から徒歩10分 - 東京メトロ丸ノ内線「西新宿駅」から徒歩8分 - 都営大江戸線「都庁前駅」から徒歩5分 電話番号 : 03-5322-5888 FAX : 03-5322-5666 |
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営業時間 月~金：9:00～17:00 / 定休日：土日・祝日
