〜 HDLの基礎とVHDL文法のポイント、実回路化と性能を出すためのHDL記述法 〜
・FPGAやASIC設計に不可欠なHDL記述が必要最小限の時間で修得できる特別講座
・記述や解釈にあいまいさがなく、保守性が高く大規模設計にも有用なVHDLの基礎とノウハウをマスターし、製品開発に活かそう！
＊PCは弊社でご用意いたします
１日でわかる効果的なＶＨＤＬ基礎速習講座 〜１人１台ＰＣ実習付〜
講師の言葉
VHDLは、VLSI仕様記述用に非常によく設計された言語で、記述や解釈にあいまいさがなく、保守性が高く大規模設計にも有用です。半面、言語としての規模が大きく習得が難しいとされ、またすべての記述から回路が合成できる訳ではありません。
本講座では、まず第一に合成可能な必須の文法や必要最小限の記述を全VHDL体系から(5から10％程度を)選び出し、ここからスタートすることで、必要最小限の時間でのHDL記述習得を目指します。
第二に文法を、実回路化に即してコンカレント(並列)とシーケンシャル(逐次)処理に分類、再整理します。また応用としてHDL記述から合成と配置配線を効果的に使って回路性能を制御する方法を解説します。第三にシミュレータを使った実例演習で、リターゲット、プロトタイピング、IP使用に効果的な階層設計法をモジュール・ベース設計としてまとめます。
演習ではアルテラ社が無償提供するQUARTUSに付随するModelSimシミュレータを使用しますので講習後も引き続き自修を進めることができます。また質疑応答時間を十分にとりますので、日頃の不明点、問題点などをお持ちください。
セミナー詳細
| 開催日時 |
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|---|---|
| 開催場所 | 日本テクノセンター研修室 |
| カテゴリー | ソフト・データ・画像・デザイン |
| 受講対象者 | ・電子回路・組み込みシステム・LSI他関連企業の方 ・これからFPGA/ASIC設計を始める方は、HDL設計のポイントがわかり、習得が容易になります ・すでにHDL設計経験がある方は、記述と文法体系が整理され、回路性能を制御できるHDL記述が習得できます ・大規模回路やチーム開発を統括される方は、階層化設計、IP、リターゲット設計の効果的な手法を理解できます ・FPGAやLSIを含むソフト・ハードのシステム開発に関係する方、今後関わる方は、HDL記述から開発ツール、設計手法の知識のポイントが習得できます |
| 予備知識 | ・理工系専門学校以上の基礎学力があれば理解できます。さらにディジタル回路の基礎知識、プログラミング系言語(できればHDL)のいずれかの知識(センス)があればより理解が深まります。 ・ALTERA社QUARTUSのWeb版をインストールしたPCを用意しますが、同無償版のソフトウェアをインストールしたノートPCの持込みOKです。ツールは、組み込まれたModel Technology のシミュレータ部分を使用します。 |
| 修得知識 | ・VHDLによるFPGA/ASICの合成可能な記述と回路性能を左右する記述 ・階層設計によるFPGA/ASICのプロトタイプ、IP、リターゲット設計法 ・設計ツール(シミュレータ、合成、配置配線等)の効果的な使い方 |
| プログラム |
１．HDLの基礎とVHDL文法のポイント
２． 階層化の方法とモジュールベース・デザイン
３．実回路化と性能を出すためのHDL記述法
４．実回路例とHDL設計演習 |
| キーワード | VHDL FPGA ASIC 合成 配置配線 リターゲット プロトタイピング IP モジュール・ベース設計 コンカレント シーケンシャル ハザード・フリー ステート・マシン設計 コントロール・ロジック グリューロジック |
| タグ | シミュレーション・解析、ハードウェア記述言語、組み込みソフト、基板・LSI設計、LSI・半導体 |
| 受講料 |
一般 (1名)：50,600円(税込)
同時複数申込の場合(1名)：45,100円(税込) |
| 会場 |
日本テクノセンター研修室〒 163-0722 東京都新宿区西新宿２－７－１ 新宿第一生命ビルディング（２２階）- JR「新宿駅」西口から徒歩10分 - 東京メトロ丸ノ内線「西新宿駅」から徒歩8分 - 都営大江戸線「都庁前駅」から徒歩5分 電話番号 : 03-5322-5888 FAX : 03-5322-5666 |
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