～ アナログ設計とデジタル設計における歩留まり検証の合否判定の違い、設計歩留まり検証手法と押さえるべきポイント、シミュレーションによる実践的な検証ノウハウと高速・効率化のポイント ～
・設計したアナログ集積回路における製造時の性能のばらつきが許容基準内に収まるかを検証・評価する技術を修得し、品質と信頼性の高い製品を生産するための講座
・アナログ回路とデジタル回路の検証方法の違いと正しい検証手順や合否判定の検証ノウハウと押さえるべきポイントを修得し、回路設計実務や設計自動化（EDA）に活かそう！
・ＷＥＢ会議システムの使い方がご不明の方は弊社でご説明いたしますのでお気軽にご相談ください。
現状、多くのアナログ回路設計部署では回路の合否判定（サインオフ）を行う際、デジタルで行われている方法を踏襲しているケースが多いと思われます。
デジタルでは PMOS／NMOS の Ids 特性ばらつきに対して、Fast（Ids大）、Slow（Ids小） というコーナーを設定し、コーナーでの歩留まり 3σが確保出来る設計基準を設定しています。しかしながら、アナログ回路の特性は Ids の大小だけで推し量れるものではなく、ゲイン、スリューレート、フェーズマージン、インピーダンス、ノイズ 等々多種多様な特性のばらつきを見る必要があり、特性によっては Fast、Slow コーナーでの検証が全く意味をなさないことも多々あります。
違いを生じる大きな要因として、アナログ回路特性は正規分布ではない、そのため歩留まり 3σ等のばらつき範囲が 標準偏差の3倍 のポイントとは異なる と言う事への理解不足が挙げられます。
本講座ではデジタル流のサインオフがアナログに適さない事を、例題を通して示し、アナログで行うべき検証方法を提案します。アナログ回路の正しい検証方法の実践に向かっての一助になればと考えています。
併せて、最近の微細プロセスではデジタルの設計歩留まり検証にも統計的手法が取り入れられていることを紹介します。論理セル特性抽出におけるばらつきデータの求め方と論理回路の信号パスをばらつきを含めてSTA(静的タイミング解析)でサインオフする方法について説明します。
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| 開催場所 | オンラインセミナー | |
| カテゴリー | オンラインセミナー、電気・機械・メカトロ・設備 | |
| 受講対象者 |
・アナログ回路設計やEDA関係者で特にサインオフ検証（合否判定）に関わる方 ・電子部品、電子機器、半導体ほか関連部門の技術者の方 |
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| 予備知識 | ・アナログ回路の基本、基本的統計用語(平均、標準偏差 等)、EXCELの使用経験 | |
| 修得知識 |
・アナログ回路のサインオフの考え方 ・サインオフフローの構築 ・市販ツール選定のポイント |
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| プログラム |
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| キーワード | アナログLSI 回路設計 EDA 設計自動化 統計学 品質管理 設計歩留まり検証 製造ばらつき コーナー 遅延ばらつき オペアンプ サインオフ 合否判定 歩留まり改善 信頼性向上 不良品 | |
| タグ | 精密機器・情報機器、分析、リスク管理、カメラ、検査、シミュレーション・解析、信頼性試験・故障解析、生産管理、品質管理、ノイズ対策・EMC・静電気、パワーデバイス、はんだ、プリント基板、統計・データ、回路設計、基板・LSI設計、実装、車載機器・部品、設計・製図・CAD、精密機器、絶縁、電気化学、電子機器、電子部品、熱設計、FPGA、LSI・半導体 | |
| 受講料 |
一般 (1名)：49,500円(税込)
同時複数申込の場合(1名)：44,000円(税込) |
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| 会場 |
オンラインセミナー本セミナーは、Web会議システムを使用したオンラインセミナーとして開催します。 |
営業時間 月~金：9:00～17:00 / 定休日：土日・祝日
