VHDLの基礎と高性能な回路設計のポイントおよび実践ノウハウ　～１人１台PC実習付～

講師の言葉

　VHDLはVLSI設計とシミュレーションに標準的に使用される言語で、記述や解釈にあいまいさがなく保守性が高く大規模設計に対応します。そのため言語の規模が大きく習得が難しいとされ、実際に合成に対応する記述、仕様表現の記述、シミュレーションのための記述スタイルが異なります。

　本講座では、書籍やネットの情報ではなかなか分かりづらい”コンカレントとシーケンシャル”の概念、データの型と演算について、回路を合成可能なRTL記述とテストベンチ記述について、具体例を挙げながら解説します。また無償で使用可能なHDLシミュレータ（ModelSIM）を使いながら実習で確認できるように構成します。

　実際に動かしてみることが習得の一番の近道になります。具体的には、VHDL言語体系から約10%程度の合成可能な必須文法と必要最小限の記述を選別し、これをスタート点として必要に応じてシミュレーション記述を別途解説します。これによってＣ言語系のコーディング経験のあるソフトウェアエンジニアにも理解しやすくなると思います。すでにVerilog記述の経験のあるエンジニアには、Verilogとの対比を行いながらVHDLを解説します。すでにディジタル回路の設計経験のある方には、優れた回路を生成するための設計ノウハウとこれを記述するHDL記法を解説します。受講後も活用できる充分な資料を用意します。

　実習用にはインテル社（旧アルテラ社が開発）が無償提供するQUARTUSに含まれる ModelSim シミュレータ （Verilog／VHDL双方使用可能）を単独で使用しますので、特定メーカーデバイスに依存しない汎用的なVHDL／Verilog HDL を学ぶことができます。また質疑応答時間を十分にとりますので、日頃の不明点、問題点などをお持ちください。

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