Verilog/VHDLの基礎とFPGA/ASIC設計への実践応用  <オンラインセミナー>

~ 階層化とモジュール化による詳細設計、実回路化と性能を出すためのHDL記述法のポイント、HDL設計の実践ノウハウ ~

・FPGA/ASIC設計者のためのVerilog対比型VHDLの実践的速習講座

・HDLの基礎から回路性能を左右する記述のポイント、詳細設計手法、実回路設計ノウハウまで修得し、FPGAやASICの高信頼、高速、低消費電力回路設計に応用しよう!

 

オンラインセミナーの詳細はこちら:

・WEB会議システムの使い方がご不明の方は弊社でご説明いたしますのでお気軽にご相談ください。

講師の言葉

VHDLはVLSI仕様記述用に非常によく設計された言語で、記述や解釈にあいまいさがなく保守性が高く大規模設計にも有用です。半面、言語としての規模が大きく習得が難しいとされ、またすべての記述から意図した回路が合成できる訳ではありません。

本講座では、まず第一に全VHDL言語体系から合成可能な必須文法と必要最小限の記述を選び出します。これらは全VHDL系の5から10%程度になります。このエッセンスからスタートすることで、効果的なHDL記述習得を目指します。第二にHDL記述を、実回路化に即してコンカレント(並列)とシーケンシャル(逐次)処理に分類、再整理します。応用としてはHDLからの合成と(FPGAの場合には)配置配線を通して回路性能をコントロールする方法を解説します。第三にリターゲット、プロトタイピング、IP使用に効果的な階層設計法をモジュールベース設計としてまとめます。実際の FPGA/ASIC設計のノウハウをHDL記述と関係づけながら解説します。また少し専門的なVelolog13値/VHDL9値の信号強度もとりあげます。

 

自修される方にはインテル社(旧アルテラ社が開発)が無償提供するQUARTUSで使用できる ModelSim シミュレータ (Verilog/VHDL双方使用可能)を取り上げますので講習後も引き続き学習を進めることができます。また質疑応答時間を十分にとりますので、日頃の不明点、問題点などをお持ちください。

セミナー詳細

開催日時
  • 2022年01月24日(月) 10:30 ~ 17:30
開催場所 オンラインセミナー
カテゴリー オンラインセミナー電気・機械・メカトロ・設備ソフト・データ・画像・デザイン
受講対象者 ・これからFPGA/ASIC設計を始める方は、HDL設計のポイントがわかり、習得が容易になります
・すでにHDL設計経験がある方は、効果的な設計法とHDL記述を対比させながら解説しますので、設計のポイントも習得できます
・大規模回路やチーム開発を統括される方は、階層化設計、IP、リターゲット設計の効果的な手法を理解できます
・FPGAやLSIを含むソフト・ハードのシステム開発に関係する方、今後関わる方は、HDL記述から開発ツール、設計手法の知識のポイントが習得できます
予備知識 ・理工系専門学校以上の基礎学力があれば理解できます
・ディジタル回路の基礎知識、プログラミング系言語(できればHDL)のいずれかの知識(センス)があればより理解が深まります
修得知識 ・VHDLによるFPGA/ASICの合成可能な記述と回路性能を左右する記述
・階層設計によるFPGA/ASICのプロトタイプ、IP、リターゲット設計法
・設計ツール(シミュレータ、合成、配置配線等)の効果的な使い方
プログラム

1.HDLの基礎とVHDL文法のポイント

  (1).HDL記述からのシミュレーションと回路の合成

  (2).実回路を合成できないHDL記述、合成可能でも設計ルール違反の記述

  (3).VHDLとVerilog対比によるHDL習得

  (4).使用すべきデータの型と演算子の組合せ

  (5).文法と記述をコンカレント(並列)とシーケンシャル(逐次)に分けて整理

  (6).プロセスと条件、制御文の使い方

  (7).階層設計とインスタンス・トポロジー記述

 

2.階層化の方法とモジュールベース・デザイン

  (1).バグの出にくいHDL設計法と検証環境の構築

  (2).トップダウン/ボトムアップ 設計と検証

  (3).モジュール化と階層インターフェース

  (4).HDL階層化と詳細化、方式検証と詳細設計

  (5).IP導入とリターゲット対応の設計法

 

3.実回路化と性能を出すためのHDL記述法

  (1).トライステートとドントケア

  (2).ハザード・フリー原理と回路化

  (3).ステート・マシン設計のポイント

  (4).高速ハザード・フリー回路の設計

  (5).高信頼、高速、低消費電力回路

 

4.実回路例とHDL設計

  (1).VHDL回路記述演習とデバッグ

  (2).データ・パス、コントロール・ロジック、グリューロジック

  (3).階層設計、構造接続記述、テストベンチ記法

  (4).FPGAとプロトタイピング、リターゲット設計

  (5).事例研究:ワンホット・ステートマシン、ハミング1設計と高信頼化

  (6).パイプライン設計のエクセルを使った機能シミュレーション

キーワード HDL VHDL Verilog VLSI FPGA ASIC 設計 記述 回路設計 リターゲット設計 階層化設計 モジュールベース設計 実回路化 ステート・マシン
タグ ハードウェア記述言語回路設計基板・LSI設計実装制御設計・製図・CAD電子部品FPGALSI・半導体
受講料 一般 (1名):49,500円(税込)
同時複数申込の場合(1名):44,000円(税込)
会場
オンラインセミナー
本セミナーは、Web会議システムを使用したオンラインセミナーとして開催します。
contact us contact us
各種お問い合わせは、お電話でも受け付けております。
03-5322-5888

営業時間 月~金:9:00~17:00 / 定休日:土日・祝日