「脱」HDL設計によるFPGAシステム開発とその実践ポイント 〜実演デモ付〜

〜 ターゲットベースシステムへのIPインテグレーションとソフトウェアAPI作成、ハードウェア化するための改良 〜

・HDLだけでの設計よりも生産性の向上が実現できるFPGA開発法を学ぶための講座

・画像フィルタの設計事例を通してFPGAの新しい設計手法を実践的に修得できる特別セミナー! 

・高位合成ツールやブロックベース設計などを適宜活用することによって、HDLだけでの設計よりも生産性の向上が実現できます

講師の言葉

 昨今FPGAデバイスの目覚ましい進歩により、かつてはASICで実現していたシステムの置き換えも可能となってきました。
 また、そのベンダーから提供される設計環境も高位合成ツールやブロックベース設計などをサポートしており、それらを適宜活用することによって、HDLだけでの設計よりも生産性の向上を行うことができます。
 本セミナーではそれら新しい設計手法を適用して、画像フィルタ(ラプラシアン等)の設計事例を実機(Xilinx社製ZYNQデバイス搭載FPGAボード、ATRJ社製イメージセンサーモジュール、モニター)で動作および実画像を確認しながら実演説明をします。
 また、高位合成ツールを活用する上での留意点などを実経験をもとに解説します。

 

セミナー詳細

開催日時
  • 2018年05月31日(木) 10:30 ~ 17:30
開催場所 日本テクノセンター研修室
カテゴリー 電気・機械・メカトロ・設備ソフト・データ・画像・デザイン品質・生産管理・ コスト・安全
受講対象者 ・回路設計、電子機器、画像、組み込みシステムほか関連企業の方 ・最新FPGAのポテンシャルを知りたい方 ・画像フィルタの設計をしようとしている方 ・「脱」HDLでのシステム開発に興味のある方
予備知識 ・組み込みシステムの開発経験があると分かりやすい
修得知識 ・画像フィルタの基礎およびその仕組み ・高位合成ツールでのIP設計 ・ターゲットベースシステムへのIPインテグレーションおよびソフトウェアAPI作成
プログラム

1.画像フィルタ基礎
  (1).2DFIR(微分)フィルタ概要
  (2).演算ツリー
  (3).各種係数(平滑化、先鋭化、ラプラシアン、ガウシアンなど)

2.高位合成ツール(Vivado HLS)による開発
  (1).開発フロー
  (2).生成回路最適化(ディレクティブ適用)

3.システム構築の実践
  (1).ベースシステムの構成とデータフローレビュー
  (2).ソフトウェア処理での実装とアルゴリズム検証
  (3).ハードウェア化するための改良(Cソース修正)
  (4).高位合成によるRTL生成とIPパッケージ化(MPUバスI/Fの付加)
  (5).ベースシステムへの生成したIPコアの組込
  (6).MPUからのコア制御ソフトウェアの作成と動作確認

4.まとめ&質疑応答

キーワード FPGA IP設計 ソフトウェアAPI 高位合成ツール 画像フィルタ アルゴリズム検証 RTL生成 IPパッケージ化
タグ ハードウェア記述言語画像画像処理組み込みソフト回路設計・フィルタ基板・LSI設計FPGA
受講料 一般 (1名):49,500円(税込)
同時複数申込の場合(1名):44,000円(税込)
会場
日本テクノセンター研修室
〒 163-0722 東京都新宿区西新宿2-7-1 小田急第一生命ビル(22階)
- JR「新宿駅」西口から徒歩10分
- 東京メトロ丸ノ内線「西新宿駅」から徒歩8分
- 都営大江戸線「都庁前駅」から徒歩5分
電話番号 : 03-5322-5888
FAX : 03-5322-5666
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