〜 RTL設計・検証、FPGAマッピングおよび実機による「目で見るデバッグ」実習 〜
・現役エンジニアがFPGAの基礎について、実機を基にわかりやすくj実務に活用できるように解説する講座
・FPGAマッピングから実機デバッグまでの一連の手順をマスターし、実務へ活かすための特別講座!
〜 RTL設計・検証、FPGAマッピングおよび実機による「目で見るデバッグ」実習 〜
・現役エンジニアがFPGAの基礎について、実機を基にわかりやすくj実務に活用できるように解説する講座
・FPGAマッピングから実機デバッグまでの一連の手順をマスターし、実務へ活かすための特別講座!
今までデジタル回路設計経験が浅い方にも取り組みやすく、FPGAを用いた開発手順を習得して頂けるような内容となっております。現役エンジニアが講師を務めますので実践的な内容にもなっています。
本コースでは、初めてFPGAに触れる方を対象にFPGAって何?から説明し、RTL設計・検証の基本を学んで頂き、実際にツールを用いてFPGAマッピング→実機デバッグまでの一連の手順を解りやすく解説いたします。
また、DE0ボードというFPGAボードで実際に目で見て確認できる状態でデバッグを行いますので、実感を得て頂けます。設計し、FPGAにプログラミングし、実際に目で見るデバッグを体感して頂くことでFPGA開発に馴染んで頂くことを目的としています。
開催日時 |
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開催場所 | 日本テクノセンター研修室 |
カテゴリー | ソフト・データ・画像・デザイン |
受講対象者 | ・FPGA設計の実務(FPGAの選定方法及び開発手順)に興味のある方 ・FPGAにおけるデバックにお困りの方 |
予備知識 | ・デジタル回路の基礎知識(ゲート回路及びフリップフロップ回路) |
修得知識 | ・シミュレーションを通して実機によるデバッグ経験及び一連のFPGA開発の流れ |
プログラム |
1. FPGAの概要、FPGAの特徴・長所 2.アルテラFPGA開発環境について 3.Verilog-HDL入門 4. Quartus 導入編 5. DE0ボードを用いてのデバッグ |
キーワード | FPGA Verilog-HDL Quartus DE0ボード デバッグ |
タグ | 基板・LSI設計、電子機器、電子部品、LSI・半導体 |
受講料 |
一般 (1名):50,600円(税込)
同時複数申込の場合(1名):45,100円(税込) |
会場 |
日本テクノセンター研修室〒 163-0722 東京都新宿区西新宿2-7-1 新宿第一生命ビルディング(22階)- JR「新宿駅」西口から徒歩10分 - 東京メトロ丸ノ内線「西新宿駅」から徒歩8分 - 都営大江戸線「都庁前駅」から徒歩5分 電話番号 : 03-5322-5888 FAX : 03-5322-5666 |
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営業時間 月~金:9:00~17:00 / 定休日:土日・祝日