先端半導体・3次元積層技術の基礎と製品開発および技術動向 【 弊社研修室 】

~ 生成AI時代の半導体産業と半導体の基本構造、微細化と3次元化技術、トランジスタ、チップ、パッケージの3次元化、3次元積層技術と応用、先端半導体の将来展開 ~

半導体の3次元積層技術の基礎から最新技術まで修得し、生成AI時代に向けて高機能で低コストな製品開発に応用するための講座

3次元積層のための設計技術・積層プロセスの特徴や積層方法を修得し、付加価値の高い製品開発に活かそう!

講師の言葉

生成AI時代にある半導体市場は2030年には1兆ドル規模に達すると予想されています。これまで、半導体の高付加価値化(高機能化と低コスト化)はシリコン基板上のトランジスタの微細化に依存していました。「ムーアの法則」に伴い、トランジスタの微細化と共存し進化する技術として、「3次元半導体」が実用化されています。
しかし、3次元半導体にはトランジスタの3次元化、チップの3次元化、パッケージの3次元化など様々な形態があり、これらが混在して議論されています。また、チップレットと称されるIP(知的財産)ごとに分割し組み合わせる半導体にも3次元化が注目されています。

本講座では、まず「微細化とは何か、その限界は何か」を皮切りに、それを補完し新領域を形成する「3次元化」について、上記3つの形態を明らかにし、「なぜ3次元化が必要となるのか、どのようにして3次元化が実現されているのか、今後はどのように進化するのか」を中心に解説します。

設計、製造プロセス、そのための製造装置技術までを包含し、最新の事例と詳細なデータを用いて、初学者にも分かりやすく説明します。

本講座は日程が延期となりました。詳細はお問い合わせください。

セミナー詳細

開催日時
  • 2025年03月24日(月) 10:30 ~ 17:30
開催場所 日本テクノセンター研修室
カテゴリー 電気・機械・メカトロ・設備加工・接着接合・材料研究開発・商品開発・ ビジネススキル
受講対象者 ・生成AI時代の先端半導体,その3次元積層技術(プロセス技術や装置技術)に関心のある方
・半導体に関わる若手研究者、マーケティング担当者、営業担当者、新規分野探索者
予備知識 特に必要ありません
修得知識 ・先端半導体の概要と3次元積層技術について、設計およびプロセスから装置までの全容の知識を修得できる
・先端半導体の動向を学び、学会等での議論内容を理解できるようになる
プログラム

1. 半導体の基本構造と製造プロセス

(1).生成AI時代の半導体産業の現状

a. 半導体産業の歴史観

   b. 分野別市場と日本の競争優位性  

(2).半導体の構造

a. 現在の半導体の基礎構造であるCMOSとは何か

b. トランジスタ構造の変化と多層配線、高密度実装

c. 生成AI時代の先端半導体の定義と構造

(3).半導体の設計と製造方法

(4).前工程と後工程とは何か:その付加価値の変化

 

2. 微細化と3次元化技術

(1).微細化とは何か

a. なぜ微細化が必要とされるのか

b. 先端露光技術とそのプロセス:ArF液浸露光技術からEUV(極紫外線)露光技術

c. それを支える様々な技術

(2).3次元化とは何か

a. なぜ3次元化が必要とされるのか:その歴史観

b. 3つの形態の明確化と必要性

トランジスタの3次元化、チップの3次元化、パッケージの3次元化

c. 3次元化に向けた半導体設計技術

d. チップの3次元化の意義と効果

・配線のRC遅延抑制

・新しい付加価値の創造

 

3. 3次元積層技術とその応用

(1).3次元積層技術の応用

a. 3次元メモリ積層技術 (3D-NANDフラッシュメモリ, 3D-DRAM:HBM)

b. 3次元イメージセンサー

c. 3次元プロセッサー(GPU,MPUなど)

d. その他

(2).3次元積層の分類

(3).3次元積層のための設計技術

(4).3次元積層プロセスとその特徴

a. 半田バンプ接合

b. Cu-Cu 接合

c. Fusion 接合

d. Hybrid 接合

(5).3次元積層方法とその装置:分類と処理能力、接合精度およびその革新性

a. D2D (Die-to-Die)
b. D2W (Die-to-Wafer)

c. W2W (Wafer-to-Wafer)

 

4. 3次元半導体と積層技術の今後、先端半導体の将来展開

(1).最新の積層技術 (ECTC, IEDM等の国際会議からの例証考察)

(2).特許情報からみる最新の動向解析

(3).生成AI時代から将来に向けた展開、その半導体

キーワード 半導体 生成AI CMOS 設計 微細化 露光技術 3次元化 トランジスタ チップ パッケージ 3次元メモリ技術 3次元イメージセンサー 3次元プロセッサー 3次元積層プロセス 3次元積層装置 特許情報
タグ 精密機器・情報機器イノベーション研究開発商品開発新事業精密加工・組み立てプリント基板機械機械要素基板・LSI設計電子機器電子部品
受講料 一般 (1名):49,500円(税込)
同時複数申込の場合(1名):44,000円(税込)
会場
日本テクノセンター研修室
〒 163-0722 東京都新宿区西新宿2-7-1 新宿第一生命ビルディング(22階)
- JR「新宿駅」西口から徒歩10分
- 東京メトロ丸ノ内線「西新宿駅」から徒歩8分
- 都営大江戸線「都庁前駅」から徒歩5分
電話番号 : 03-5322-5888
FAX : 03-5322-5666
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