FPGAへのアルゴリズム実装と効果的な設計法

〜 FPGAの特徴を活かした設計と検証システム、HDL記述とツールによる最適化、回路の高速化と高信頼化 〜

・FPGAの特徴とHDL記述による効果的な階層設計、検証方法が理解できる講座

・エキスパートの方がFPGAの特徴を活かした設計のポイントやノウハウについて詳細に解説する特別セミナー! 

講師の言葉

 本講座では、ASICプロトタイピング、高速高信頼回路、エンベデッドプロセッサ、画像、信号処理などの応用をターゲットとし、「階層設計と検証法」 にて、バグ発生を防ぎアルゴリズム実装とリターゲット容易化の手法を解説します。
 「FPGAのアーキテクチャ」 では、FPGA構造制約と特徴から、論理ブロックやIP等を有効に活用して性能を向上させる方法を解説します。
 「HDL記述とツールによる最適化」 では、C言語、VHDL、Verilogを取り上げ、逐次/並列記述からの回路化と動作記述から詳細記述による回路の合成を解説し、ツールによる最適化を取り上げます。
 「FPGAと周辺回路の問題解決」では、同期/非同期問題を主課題として、多層クロックとCDC(同期回路と非同期信号インターフェース)設計、メタステーブル対処法、シンクロナイザの応用を解説します。
 「回路の高速化と高信頼化」ではハイスキルの高速シーケンサの設計技術と設計完了回路に対しての高信頼化のためのN点クロス検証(交差法)を紹介します。
 Appendixには、無償で使用できるシミュレータの操作解説を付したので、受講後にツールを使って復習できるように配慮しています。また質疑応答時間を十分にとりますので、日頃の不明点、問題点などをお持ちください。

セミナー詳細

開催日時
  • 2018年02月23日(金) 10:30 ~ 17:30
開催場所 日本テクノセンター研修室
カテゴリー ソフト・データ・画像・デザイン
受講対象者 ・これからFPGA設計を始める方 (重要なポイントと実設計への最適パスがわかります) ・FPGA設計に従事している方 (問題解決の手がかり、高速化と高信頼化を習得できます) ・設計プロジェクト管理の方 (組織開発とバグの出にくい設計体制構築の知識が得られます) ・FPGAやLSIを含むソフト・ハードのシステム開発に関係する方、今後関わる方 (FPGAの特徴と開発ツールの仕組み、設計スキルの専門知識が網羅的に理解できます)
予備知識 ・深い内容でも数式を使わず平易に解説しますので、理工系専門学校修了・同程度の基礎学力で理解できます。 ・ディジタル回路の基礎知識、プログラミング系言語(HDLができれば尚可)のいずれかの素養(センス)があればより理解が深まります
修得知識 ・FPGAの特徴とHDL記述による効果的な階層設計、検証方法が理解できます ・FPGA/ASICを含むシステムの高速、高信頼、大規模システム設計の基礎が理解できます
プログラム

1.階層設計と検証法
  (1).回路の構成要件と階層化のルール、トップダウン設計
  (2).方式検証からの抽象度レベルに対応した合成と回路化
  (3).C言語、アルゴリズムの実装と逐次・並列処理

2.FPGAのハードウェア
  (1).多ビットデコード回路の多段論理化遅延とその解決
  (2).FPGA構造に適したステートマシンと注意点
  (3).電力消費のメカニズムとその削減法
  (4).ソフト/ハード/プロセッサ IP/マクロの使い方と注意点

3.HDL記述とツールによる最適化
  (1).HDL記述からのFPGA化プロセスの理解と回路生成の指針
  (2).VHDL/Verilog 比較優位と記述の注意点
  (3).HDL詳細記述による生成回路性能のコントロール
  (4).ツールを使った生成回路の最適化

4.FPGAと周辺回路の問題解決
  (1).多層クロック間の信号インターフェース(Clock Domain Crossing)設計
  (2).F/F回路動作とメタステーブル対処法
  (3).シンクロナイザの要点と使い方
  (4).ワンホット・ステートマシンの注意点と使い方

5.回路の高速化と高信頼化
  (1).パイプライン制御-高速シーケンサ設計法
  (2).ハミング1設計、ハザードフリー設計、アンフィルド・コード対策
  (3).高ロバスト化N点クロス検証(交差法)

6.appendix
   ・シミュレータの使いかた
   ・FPGAのIO端子の使い方

キーワード FPGA HDL ASIC エンベデッドプロセッサ アルゴリズム 信号処理 リターゲット容易化 トップダウン設計 逐次・並列処理 ステートマシン マクロ VHDL Verilog シンクロナイザ パイプライン制御 高速シーケンサ 
タグ ハードウェア記述言語組み込みソフト回路設計・フィルタ基板・LSI設計FPGA
受講料 一般 (1名):49,500円(税込)
同時複数申込の場合(1名):44,000円(税込)
会場
日本テクノセンター研修室
〒 163-0722 東京都新宿区西新宿2-7-1 小田急第一生命ビル(22階)
- JR「新宿駅」西口から徒歩10分
- 東京メトロ丸ノ内線「西新宿駅」から徒歩8分
- 都営大江戸線「都庁前駅」から徒歩5分
電話番号 : 03-5322-5888
FAX : 03-5322-5666
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