FPGA開発のポイントと効果的な設計法:バグの出にくい設計と検証法

〜 階層設計と検証、実回路化を統合した設計方法、アーキテクチャに依存しない設計、FPGA構造ごとの最適化、高速化と高信頼化設計 〜

・エキスパートの方がFPGA開発の上で本当に重要なノウハウを解説する講座

・限られた設計期間で、柔軟性を担保しつつ性能と信頼性の最大化を実現する開発法を詳解する特別セミナー! 

講師の言葉

 FPGAに関する情報は非常に多く、また変化や進歩も速いため、全体を捉えることが難しく、問題の解決に思わず回り道をしてしまいます。一般的に入手できる資料や情報の多くは、個々のケースには十分とは言えず、ほんとうに重要なノウハウ(や失敗の原因と対処)は個々のエンジニアの内に隠されたままになっています。

 本講座では、既存の資料、情報や技術サポートを整理しうまく使うことから始め、続いて設計の難易度レベルに応じて段階的に要点を整理して解説します。まずはそもそもバグの発生しにくい設計・検証法を目指します。それには階層設計と検証、実回路化を統合した設計方法(モジュールベース・デザイン)をFPGAに応用します。

 さらにアーキテクチャに依存しない設計からFPGA構造ごとの最適化に進み、電力消費、CDC設計、高速化と高信頼化設計と解説を進めます。最終レベルでは動作確認回路の高ロバスト化のためのN点クロス式の実機検証を紹介します。限られた設計期間で、柔軟性を担保しつつ性能と信頼性の最大化にチャレンジしましょう。Appendixに無償で使用できるシミュレータの操作解説を付したので、受講後にツールを使って復習できるように配慮しています。また質疑応答時間を十分にとりますので、日頃の不明点、問題点など をお持ちください。

セミナー詳細

開催日時
  • 2017年09月11日(月) 10:30 ~ 17:30
開催場所 日本テクノセンター研修室
カテゴリー ソフト・データ・画像・デザイン
受講対象者 ・これからFPGA設計を始める方 (重要なポイントと実設計への最適パスがわかります) ・すでにFPGA設計に従事している方 (高速化、高安定化、高信頼化の設計法を習得できます) ・FPGAの設計プロジェクト管理の方 (大規模組織開発とバグの出にくい設計体制構築の知識が得られます) ・FPGAやLSIを含むソフト・ハードのシステム開発に関係する方、今後関わる方 (FPGAと開発ツール、設計スキルの専門知識が網羅的に理解できます)
予備知識 ・深い内容でも数式を使わず平易に解説しますので、理工系専門学校修了・同程度の基礎学力で理解できます ・ディジタル回路の基礎知識、プログラミング系言語(HDLができれば尚可)のいずれかの素養(センス)があればより理解が深まります
修得知識 ・FPGAの特徴と効果的な設計、検証方法が理解でき、転ばぬ先の杖となります ・FPGA/ASICを含むシステムの高速、高信頼、大規模システム設計の基礎が理解できます
プログラム

1.バグの出にくい設計法と検証環境の構築法
  (1).システム設計プロジェクトと検証
    a.バグの種類、出るところと事前の対策
    b.トップダウン/ボトムアップ 設計と検証 
    c.階層化と詳細化、方式検証と詳細設計
  (2).モジュールベース・デザイン
    a.リターゲット容易化設計
    b.コンカレント(並列)とシーケンシャル(逐次)
    c.HDLトップダウン設計と方式検証
    d.ボトムアップ積上型詳細設計とシミュレーション

2.FPGA設計のための基礎知識
  (1).FPGAファミリ化ルールと諸情報の入手・活用法
  (2).FPGAファミリと選択基準・リターゲット
  (3).HDL言語選択・Verilog/VHDL比較
  (4).ASIC(カスタム)やプロセッサ(ソフト)との違い

3.回路動作の原理と設計ルール
  (1).電力消費と不安定動作のメカニズム
    a.リーク電流、容量性負荷充放電、貫通電流
    b.インラッシュ電流、同時同期スイッチング
    c.静的/動的メモリ・ハザード
  (2).CDC(Clock Domain Crossing)設計
    a.多層クロック・システムと信号インターフェース
    b.非同期信号入力とシンクロナイザ 1段/2段
    c.メタステーブルとモジュール間信号接続

4.FPGAアーキテクチャと活用法
  (1).FPGAアーキテクチャとASIC比較
    a.SPLD/CPLD/FPGAアーキテクチャ
    b.電源とI/O、クロック系、CLB、配線路
    c.論理関数とCLB/配線路インプリメント
    d.パフォーマンス制御とフロアプラン
    e.内部信号の制御性と観測性
    f.プロセッサとの共存とIP

5.FPGA回路の高速化と高信頼化
  (1).データパスの高速化
  (2).コントロール・ロジックの高速化
  (3).事例研究:ワンホット・ステートマシン
  (4).ハミング1設計と高信頼化
  (5).高ロバスト化9点(N点)クロス検証

6.appendix
  シミュレータの使いかた

キーワード モジュールベース・デザイン リターゲット容易化設計 HDLトップダウン設計 HDL言語 インラッシュ電流  CDC設計 SPLD CPLD 
タグ ハードウェア記述言語組み込みソフト回路設計・フィルタ基板・LSI設計FPGA
受講料 一般 (1名):49,500円(税込)
同時複数申込の場合(1名):44,000円(税込)
会場
日本テクノセンター研修室
〒 163-0722 東京都新宿区西新宿2-7-1 小田急第一生命ビル(22階)
- JR「新宿駅」西口から徒歩10分
- 東京メトロ丸ノ内線「西新宿駅」から徒歩8分
- 都営大江戸線「都庁前駅」から徒歩5分
電話番号 : 03-5322-5888
FAX : 03-5322-5666
こちらのセミナーは受付を終了しました。
次回開催のお知らせや、類似セミナーに関する情報を希望される方は、以下よりお問合せ下さい。
contact us contact us
各種お問い合わせは、お電話でも受け付けております。
03-5322-5888

営業時間 月~金:9:00~17:00 / 定休日:土日・祝日